毕业论文：AES加密芯片DFT设计

毕业论文：AES加密芯片DFT设计

摘 要
现如今集成芯片的功能日益增强和集成度不断的提高，测试芯片变得更加的困难，芯片的检验成本越来越高，所以以减少测试成本为目的的芯片检验方法就越来越被推崇。如果在芯片设计师采用的是可测性设计（Design For Testability，DFT）技术就能减少很多测试成本，DFT设计就是在芯片设计是改变或者添加设计结构和模块来提高芯片的可测试性。
通过对逻辑综合和可测性设计的学习，本课题以AES加密芯片为例，在Synopsys公司的逻辑综合工具Design Compiler帮助下，采用Top-down的综合策略，对复杂系统芯片进行时序、面积等约束，从而实现逻辑综合的具体流程。而且逻辑综合工具Design Compiler本身就有DFT Compiler工具，它集成了DFT的功能，包括在编译期间进行约束驱动的扫描插入。本文中采用的是全扫描的测试方法，对优化后的网表进行可测性设计。本文中还阐述了常用的可测性扫描技术，如全扫描技术和部分扫描设计等，同时分析各种可测性设计方法的优缺点。

关键词：可测性设计，逻辑综合，AES算法，全扫描技术

AES Encryption Chip DFT Design
Abstract
Now the function of the chip is increasing and continuously improve the level of integration, test chips become more difficult, the chip inspection costs are getting higher and higher, so in order to reduce the cost of testing for the purpose of chip testing methods are increasingly respected. If the chip designer is design for testability (Design For Testability DFT) technology will be able to reduce the cost of test, DFT design in chip design change or add a design structure and modules to improve the testability of the
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究，挖掘其中的精髓。
在原来的经典的测试方法不再适应于时代的发展时，DFT技术就应运而生了，而这个可测性问题最早的需求是在军事上面的，给测试带来了一定的发展。到后来随着芯片的迅猛发展，而对它的测试又比较困难，就需要有测试和验证技术的支持，大家也就更加的重视测试技术的研究，DFT设计是当前最为流行的测试芯片的技术之一，它可以通过插入扫描链等技术来达到测试芯片的目的。可测性设计被人们所推崇因其能有比较高的故障覆盖率、测试的时间比较短、所需要占用的空间也较小。所以本课题研究能让我对芯片测试有比较深入的了解。

当今为了适应芯片集成度越来越高和芯片的复杂程度越来越大，并且测试管脚有比较小，出现了很多不可测的故障，因此我们就急需要一个比较好的测试方法来解决芯片测试的问题，就从另外一方面凸显本课题研究的重要性。
1.2 课题的研究现状
随着计算机运算能力的飞速发展，以及互联网所带来的巨大并行计算能力，DES的安全性日显脆弱。AES的基本要求是比三重DES快且至少与三重DES一样安全，分组长AES作为新一代的数据加密标准汇聚了强安全性、高性能、高效率、易用和灵活等优点。 [2]曾经广为使用的DES算法因为它本身由于密钥长度较小(56位)，已经表现出了诸多的安全问题，并且被破译的可能性加大了，AES高级数据加密算法不管是从安全性、效率，还是密钥的灵活性等方面都优于DES数据加密算法，又因AES算法加密和解密过程的复杂性使得该算法成为数据加密领域的主流[3]。美国联邦政府已经将它确定为一种区块加密标准。因此我选择了AES加密芯片DFT设计这个课题进行研究。
DFT可测性设计在当前是应用非常广泛的技术，但是在我国可测性技术的发展还是很滞后的，技术上也和国际的水平有所差距。我国的产品的研制、生产和使用的过程和测试的有所脱节，对于测试还不是非常的重视，并且测试所用到的测试工具还比较缺乏。
1.3 课题研究的意义

AES 因为它密钥可有三种分别是128、192和256位，使得它的加密和解密更负责。而且无论AES使用反馈模式或无反馈模式，其硬件和软件实现性能都表现优秀[3]。当然向现在刚刚出现的IDEA算法也正在展露头角，表现出它的优势来，但是作为DES的继承者，AES还是当前被应用最为广泛的算法，被社会中更多的人所接受，而且AES算法是21世纪联邦信息处理标准，来保护政府一些比较秘密的信息，所以对AES的研究仍有很大的现实意义。
DFT的最终目的就是为了增加电路的可测性，降低测试成本。DFT虽然能降低测试成本，但是其本身在降低测试难度的同时，修改了原有电路，影响了电路的一些参数，增加了芯片的I/O管脚数目和芯片面积。对于大规模集成电路来说，面积的增加会导致功耗变大以及成品率的下降，而DFT的目的是为了降低测试的难度，提高测试的良品率，因此测试工程师和设计工程师会在DFT的使用方面存在分歧。通常采用折中的方法是将芯片的内部电路模块化，然后对部分模块进行可测性设计。目前比较熟悉的技术主要有特定的DFT、内部扫描设计、内建自测试和边界扫描测试等。
1.4 课题设计任务
根据完成AES加密芯片的DFT设计。逻辑综合的过程中，需要使用正确的流程，用相应的命令，对结构或者参数进行一定的设置或修改，在保证满足设计约束的前提下，尽量提高与最终版图的时序一致性；对于可测性设计，选取其中一种比较合适的方法，与逻辑综合的命令相结合，实现可测性。


第2章 综合策略
2.1逻辑综合
利用工具讲RTL代码转化成妆化为门级网表的过程成为逻辑综合。综合一个设计的过程，从读取RTL代码开始，通过时序约束关系，映射产生一个门级网表。它可以分为两步，首先根据用户指定的工艺库将RTL翻译及映射成为网表，然后根据要求对其进行优化，如图2-1所示












图2-1 综合过程

2.2流程介绍
读入的设计，一般是使用硬件描述语言（HDL）编写的，比如Verilog和VHDL。想要达到最佳的综合结果，在使用HDL语言来设计的时候，必须详尽地考虑设计规范化、模块的划分等等各个方面的要素，即用RTL代码的形式编写代码。
2.3指定工艺库
在按照约束条件进行逻辑综合时，对于选择的流片工艺，工艺库会提供综合工具所需要的标准单元的所有信息，包括工艺库含有特定工艺下的标准单元的单元面积、逻辑功能、输出的扇出限制、输入到输出的时序关系和对单元时序检查所需要的信息等。综合工具将会根据工艺库的这些信息来进行选择和调整，使之达到时序收敛的要求。
2.4读入设计
即用HDL描述的设计，RTL代码输入给总金额工具，有综合工具进行编译，综合工具首先会检查代码的综合性。
定义环境约束条件
包括设计的工艺参数（温度、制造工艺、电压）、I/O端口属性等
2.5设定设计的约束条件
（1）定义时钟
（2）设定设计规则约束
（3）输入、输出延时
（4）面积约束
2.6优化设计
优化可分为下面几类，越高的参差考虑则优化效果越好
2.7分析解决问题
在综合与优化过程中，会产生很多的报告，比如面积’约束‘时序报告等。通过这些报告我们可以分析设计所存在的问题，并且加以决绝。




第3章 Design Compiler逻辑综合
3.1 DC综合简介
逻辑综合是用来决定设计电路逻辑门的相互连接。DC又称为逻辑综合，是将设计好的RTL代码综合成门级网表。改变了过去通过手工的方面来将HDL代码转换成逻辑图等操作之后，最后生成门级网表这一复杂的过程；通过自动完成HDL代码转化成门级网表，这个过程被称为综合。逻辑综合是能对门级结构定义、达到时序与面积、功能上的平衡，并是电路的测试性能增强[4]。
综合是由约束驱动的，不依赖工艺。DC综合的是一个迭代的过程，从为设计中的每个模块定义时序约束开始，这些时序约束定义了每个信号与某个特定模块的时钟输入的相互关系。除约束外，还需要定义综合环境文件，这个环境文件详细说明了工艺单元库和DC综合过程使用的其他相关信息。
综合的主要过程包括翻译(Translation)、优化(Optimization)和映射(Mapping)。
3.2 基本的综合流程
它的基本流程如图3-1所示。


图3-1 逻辑综合的基本流程
3.2.1指定库文件
在做综合之前，我们需要先用名为“.synopsys_dc.setup”的初始化文件建立综合环境，在这个文件中通过相关变量的赋值，定义工艺库的位置及综合所需要的参数。
需要在.Synopsys_dc.setup中加入DC的必要参数，其中：
(1)Search_path：库的查找路径；
(2)Target library：对应工艺库，即目标库，设计所要映射的ASIC工艺，DC用目标库中的单元进行综合；
(3)Link library：DC在解释综合后网表时用来参考的库，通常与target library相同；
(4)Symbol library：特征库，在使用DC的GUI也就是DV时，给出原理图上各种标准单元的符号链接库，用于解析输入描述综合中用的Wire Load或Operating Condition，生成图形界面中的电路图；
(5)Synthetic library：综合库，DC综合时用来将HDL代码转化为相对应的元件时所参考的IP库。
在运行DC后，可以在File→Setup中查看库是否设置正确，也可以在其中添加库。可以输入命令design_vision的路径，也可以通过在dc.synopsys文件中设置环境变量，然后在terminal中source该文件，再运行dv命令。
在本设计我们把工艺库设定为如下图3-2所示

图3-2 工艺库的设定
3.2.2 建立设计环境
建立设计环境：设计的工作环境、综合使用的连线模型、线性负载模型、时序模型、cell的属性等。
在工作目录下创建
（1）db(存放DC综合生成的项目db文件)
（2）lib_syn(存放库文件)、log(存放综合程序运行报告)
（3）netlist(存放综合网表)
（4）rpt(存放综合结果的数据报告)
（5）script(存放脚本文件)文件夹，并将.synpsys_dc文件拷到工作目录下。
(2)DC启动时，会自动搜索工作目录下的.synpsys_dc文件， 根据文件中的内容来设定综合环境。
为了从DC得到最佳的结果，要从描述设计环境、目标和设计规则来系统的约束其设计。约束可包括时序和面积信息，DC运用这些约束条件进行综合并试图优化设计一达到最终目标。
我们所用的上面的库是有生产商供应的，里面含有各类的Cell(Cells是current design 中实例化的子电路)，逻辑映射使用的。而链接库是由已经做好的设计 ……（未完，全文共26414字，当前仅显示4750字，请阅读下面提示信息。收藏《毕业论文：AES加密芯片DFT设计》）